Conexão de Saberes e Mundialização
9 a 14 de novembro de 2015
Trabalho 5528
| ISSN | 2237-9045 |
|---|---|
| Instituição | Universidade Federal de Viçosa |
| Nível | Graduação |
| Modalidade | Pesquisa |
| Área de conhecimento | Ciências Exatas e Tecnológicas |
| Área temática | Automação, projetos de máquinas, equipamentos, processos e produtos |
| Setor | Instituto de Ciências Exatas e Tecnológicas |
| Bolsa | PIBIC/CNPq |
| Conclusão de bolsa | Sim |
| Apoio financeiro | CNPq |
| Primeiro autor | Fredy Augusto Maciel Alves |
| Orientador | JOSE AUGUSTO MIRANDA NACIF |
| Outros membros | Danilo Damião de Almeida |
| Título | Verificação dinâmica de asserções para depuração de circuitos |
| Resumo | O processo de verificação de um circuito integrado é dividido em duas fases: pré e pós-silício. Na primeira, técnicas como simulação, emulação e verificação formal são utilizadas para capturar alguns erros de projeto, mas quando se trata de circuitos de alta complexidade, esta fase não garante a ausência de erros. Alguns erros somente são capturados quando o circuito é executado na sua capacidade máxima após milhares de ciclos de clock. Na fase de verificação pós-silício, o projetista pode monitorar o comportamento de um circuito em tempo real observando o compartamento dos sinais internos do mesmo, isto pode ser feito acoplando-se um circuito auxiliar responsável por capturar e depurar sinais do circuito. Após a fabricação de um circuito integrado, somente os sinais aos quais se tem acesso na interface de saída do mesmo podem ser depurados, estes devem estar conectados a uma rede (denominada rede de interconexão) conectada a uma memória para armazenar os mesmos em tempo real. Neste trabalho, uma ferramenta de automação de design eletrônico (EDA) foi desenvolvida utilizando a linguagem de programação C++ para auxiliar na fase de verificação pós-silício. Esta ferramenta tem como entrada um design de um circuito integrado descrito na linguagem de descrição de hardware Verilog. Através do mesmo, ela gera uma estrutura em formato de arvore para representar a hierarquia dos diversos módulos que compõem o design com seus respectivos fios que são os responsáveis por transmitir os sinais do circuito. Após esta fase, o usuário pode utilizar a interface da ferramenta para selecionar fios dos módulos mais internos do design, estes fios serão externalizados para o módulo de hierarquia mais alta, ou seja, para o módulo cujas saidas são acessíveis após o processo de fabricação do circuito. Após o processo de externalização, a ferramenta utiliza a ferramenta Vericonn para gerar uma rede de interconexão escolhida pelo usuário dentre as varias topologias de rede disponíveis (Crossbar, Clos, MuxTree, Omega etc.), as configurações da estrutura da rede são definidas na interface da ferramenta, esta rede é conectada aos fios selecionados pelo usuário A ferramenta cria um novo projeto também descrito em Verilog com todos os fios selecionados já externalizados e conectados a rede. Acreditamos ter desenvolvido uma ferramenta que contribui de forma significativa para acelerar o processo de verificação pós-silicio economizando recursos e criando circuitos integrados mais resilientes. Como trabalhos futuros pretendemos automatizar também o processo de geração da memória utilizada para armazenar os valores dos sinais do circuito. |
| Palavras-chave | Verificação, Pós-silício, Circuitos integrados |
| Forma de apresentação..... | Painel |