Conexão de Saberes e Mundialização
9 a 14 de novembro de 2015
Trabalho 5413
| ISSN | 2237-9045 |
|---|---|
| Instituição | Universidade Federal de Viçosa |
| Nível | Graduação |
| Modalidade | Pesquisa |
| Área de conhecimento | Ciências Exatas e Tecnológicas |
| Área temática | Teoria e Tecnologia da informação |
| Setor | Instituto de Ciências Exatas e Tecnológicas |
| Bolsa | PROBIC/FAPEMIG |
| Conclusão de bolsa | Sim |
| Apoio financeiro | FAPEMIG |
| Primeiro autor | Fernando Augusto Diniz Teixeira |
| Orientador | JOSE AUGUSTO MIRANDA NACIF |
| Título | Monitoramento Dinâmico De Asserções Para Depuração De Circuitos |
| Resumo | O processo de fabricação de um circuito integrado é composto por vários passos para que ao fim se tenha um projeto robusto e eficiente. Duas etapas são essenciais durante todo o processo, estas são: pré-silício e Pós-silício, que consiste do desenvolvimento do circuito antes e depois do processo de fabricação. Na etapa do pré-silício, layouts, diagramas e simulações são verificados em ambientes baseados em software. A maior dificuldade enfrentada nesta etapa é o fato de, para circuitos integrados mais complexos, não ser possível garantir um ambiente livre de erros pois alguns erros só são notados quando o circuito já passou pelo processo de fabricação. Já na etapa de pós-silício temos uma verificação do circuito já fabricado com técnicas e ferramentas que permitem monitorar e depurar o comportamento interno de um circuito. A realização destes procedimentos com o circuito funcionando em sua capacidade máxima permite que erros relacionados a detalhes de hardware e erros de projeto possam ser verificados, podendo assim ser melhorado desempenho da fase de pré-silício. Para que essa importante etapa ocorra normalmente é necessário uma rede de interconexão conectada a uma memória para capturar sinais. Durante o projeto, foram desenvolvidos algoritmos para gerar configurações de redes de interconexão, onde estes são diretamente relacionados ao processo de verificação pós-silício, destacando-se aqui os softwares para gerar roteamento da rede Clos 3 estágios e a rede Mux-Tree, onde é possível fazer a configuração de vários tamanhos destas redes apenas informando o número de entradas e saídas presentes nas mesmas. Após geradas as configurações para as redes de interconexão citadas acima, era feito o teste de tais configurações com o auxílio de uma FPGA (Field Programmable Gate Array), onde assim era possível observar se os resultados obtidos correspondiam aos esperados. Estes algoritmos irão futuramente serem utilizados para criar uma ferramenta que irá integrar todas essas funcionalidades. |
| Palavras-chave | Post-Silicon, Circuito, redes de interconexões |
| Forma de apresentação..... | Painel |